{"id":12,"date":"2013-11-05T01:03:03","date_gmt":"2013-11-05T06:03:03","guid":{"rendered":"http:\/\/proyectosfie.com\/renovado\/?page_id=12"},"modified":"2013-11-05T01:16:53","modified_gmt":"2013-11-05T06:16:53","slug":"vhdl","status":"publish","type":"page","link":"https:\/\/proyectosfie.com\/renovado\/electronica\/vhdl\/","title":{"rendered":"VHDL"},"content":{"rendered":"

En esta secci\u00f3n , se muestran algunos ejemplos del uso del lenguaje VHDL para el dise\u00f1o de circuitos digitales, en este caso se utilizaron CPLD y FPGA, y como herramientas de simulaci\u00f3n se us\u00f3 el ALTERA, el VERIBEST, el XILINX y el MODELSIM.<\/p>\n

Por Ahora solo estan los PDF\u00a0\"\"<\/p>\n

para que los puedas ver en Linea<\/p>\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n\n
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T\u00cdTULO DEL PROYECTO<\/div>\n<\/td>\n
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AUTORES<\/div>\n<\/td>\n
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DESCARGAR\u00a0(Formatos)<\/div>\n<\/td>\n<\/tr>\n
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( PDF)<\/div>\n<\/td>\n
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(ZIP)<\/div>\n<\/td>\n
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(EXE)<\/div>\n<\/td>\n<\/tr>\n
Informes Laboratorio:
\nProfesor Carlos Sam
\n2004 – 2 UNMSM<\/strong><\/td>\n		\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n\n<\/td>\n<\/tr>\n
Decoder a 7 Segmentos<\/strong><\/td>\n\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n<\/td>\n<\/td>\n<\/tr>\n
Decoder a 7 Segmentos v 2D<\/strong><\/td>\n\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n<\/td>\n<\/td>\n<\/tr>\n
Detector de Paridad Configurable
\nParidad Par e Impar<\/strong><\/td>\n		\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n<\/td>\n<\/td>\n<\/tr>\n
Contador UP – DOWN\u00a0 Modulo 4<\/strong><\/td>\n\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n<\/td>\n<\/td>\n<\/tr>\n
Multiplicador de coma flotante de 32 bits de \u00a0precisi\u00f3n<\/strong><\/td>\n\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n<\/td>\n<\/td>\n<\/tr>\n
Microprocesador segmentado de 16 bits<\/strong><\/td>\n\n
Yoel Ocm\u00edn G.<\/strong><\/div>\n<\/td>\n
\n\n<\/td>\n<\/tr>\n
Laboratorios De Dise\u00f1o\u00a0Aqui<\/a>(Listo)<\/strong><\/td>\n\n
Yoel Ocmin G.<\/strong><\/div>\n<\/td>\n
\n\n<\/td>\n<\/tr>\n
Multiplicador por Suma Sucesivas de 4 Bits<\/strong><\/td>\n\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n<\/td>\n<\/td>\n<\/tr>\n
Contadores<\/strong><\/td>\n\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n<\/td>\n<\/td>\n<\/tr>\n
Contador de 1 bit<\/strong><\/td>\n\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n<\/td>\n<\/td>\n<\/tr>\n
Contador de 0 a 4<\/strong><\/td>\n\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n<\/td>\n<\/td>\n<\/tr>\n
Contador Modulo 16\u00a0 por el Estilo de Maquinas de Estado Finito<\/strong><\/td>\n\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n<\/td>\n<\/td>\n<\/tr>\n
Contador Full Adder<\/strong><\/td>\n\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n<\/td>\n<\/td>\n<\/tr>\n
Contador Full Adder 2 Bits<\/strong><\/td>\n\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n<\/td>\n<\/td>\n<\/tr>\n
Contador con Clear y Preset<\/strong><\/td>\n\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n<\/td>\n<\/td>\n<\/tr>\n
Sumador, Restador de 8 Bits<\/strong><\/td>\n\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n<\/td>\n<\/td>\n<\/tr>\n
Contador Modulo 16 con Carga Paralela<\/strong><\/td>\n\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n<\/td>\n<\/td>\n<\/tr>\n
Un Simple Latch<\/strong><\/td>\n\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n<\/td>\n<\/td>\n<\/tr>\n
Registro de Desplazamiento de 16 Bits<\/strong><\/td>\n\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n<\/td>\n<\/td>\n<\/tr>\n
Registro de N Bits<\/strong><\/td>\n\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n<\/td>\n<\/td>\n<\/tr>\n
Maquinas de Estado<\/strong><\/td>\n\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n<\/td>\n<\/td>\n<\/tr>\n
Microprocesador del Libro de Boluda<\/strong><\/td>\n\n
Carlos A. Sam<\/strong><\/div>\n<\/td>\n
\n<\/td>\n<\/td>\n<\/tr>\n<\/tbody>\n<\/table>\n

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En esta secci\u00f3n , se muestran algunos ejemplos del uso del lenguaje VHDL para el dise\u00f1o de circuitos digitales, en este caso se utilizaron CPLD y FPGA, y como herramientas de simulaci\u00f3n se us\u00f3 el ALTERA, el VERIBEST, el XILINX y el MODELSIM. Por Ahora solo estan los PDF\u00a0 para que los puedas ver en … Contin\u00fae leyendo VHDL<\/span> →<\/span><\/a><\/p>\n","protected":false},"author":1,"featured_media":0,"parent":25,"menu_order":0,"comment_status":"open","ping_status":"open","template":"","meta":[],"yoast_head":"\n\n\n\n\n\n\n\n\n\n\n\n\n\n\t\n